Implementace 10 GbE technologie použitím zařízení s FPGA modulem

Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera.

Grantor dc:publisher

Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií

Author dc:creator

• Macko, Peter

Advisor dc:contributor.advisor

• Fujcik, Lukáš

• 10GBASE-R PHY
• 10Gb Ethernet
• FPGA
• IEEE 802.3
• Altera Stratix V
• SDR XGMII
• DE5-NET Development Kit
• Intel Altera IP
• Mentor ModelSIM

Statement dc:rights

• Standardní licenční smlouva - přístup k plnému textu bez omezení

Language dc:language.iso

en

Dc Identifier Other

103612

OAI identifier oai:identifier

oai:dspace.vut.cz:11012/68091