{"id":{"repo_id":"brno-tech","oai_identifier":"oai:dspace.vut.cz:11012/68091"},"canonical_url":"https://search.dev.ndltd.org/etd/brno-tech/oai:dspace.vut.cz:11012/68091","repository":{"repo_id":"brno-tech","name":"Brno University of Technology","base_url":"https://dspace.vut.cz/oai/request"},"display":{"title":"Implementace 10 GbE technologie použitím zařízení s FPGA modulem","abstract":"Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera.","abstract_html":"Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera.","abstract_has_math":false,"creators":["Macko, Peter"],"institution":"Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií","degree_name":null,"degree_level":null,"degree_discipline":null,"degree_department":null,"school":null,"contributors":[],"advisors":["Fujcik, Lukáš"],"committee_chairs":[],"committee_members":[],"year":null,"date_issued":"","date_published":null,"updated_at":"2026-07-24T01:22:37Z","subjects":["10GBASE-R PHY","10Gb Ethernet","FPGA","IEEE 802.3","Altera Stratix V","SDR XGMII","DE5-NET Development Kit","Intel Altera IP","Mentor ModelSIM"],"languages":["en"],"rights":["Standardní licenční smlouva - přístup k plnému textu bez omezení"],"rights_urls":[],"identifier_entries":[{"key":"dc:identifier.other","label":"Dc Identifier Other","values":["103612"],"render_values":[{"text":"103612","href":null,"code":true}]}]},"links":{"outbound_url":"http://hdl.handle.net/11012/68091","outbound_label":"Handle","outbound_source":"dc:identifier.uri"},"metadata_groups":[{"id":"people","label":"People","entries":[{"key":"dc:contributor.advisor","label":"Advisor","values":["Fujcik, Lukáš"]},{"key":"dc:creator","label":"Author","values":["Macko, Peter"]}]},{"id":"academic_context","label":"Academic Context","entries":[{"key":"dc:publisher","label":"Institution","values":["Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií"]},{"key":"dc:type","label":"Dc Type","values":["Text"]},{"key":"thesis:institution_name","label":"Thesis Institution Name","values":["Bc."]}]},{"id":"subjects_keywords","label":"Subjects and Keywords","entries":[{"key":"dc:subject","label":"Dc Subject","values":["10GBASE-R PHY","10Gb Ethernet","FPGA","IEEE 802.3","Altera Stratix V","SDR XGMII","DE5-NET Development Kit","Intel Altera IP","Mentor ModelSIM"]}]},{"id":"language_rights","label":"Language and Rights","entries":[{"key":"dc:language.iso","label":"Language (ISO)","values":["en"]},{"key":"dc:rights","label":"Dc Rights","values":["Standardní licenční smlouva - přístup k plnému textu bez omezení"]}]},{"id":"identifiers","label":"Identifiers","entries":[{"key":"dc:identifier.other","label":"Dc Identifier Other","values":["103612"]},{"key":"dc:identifier.uri","label":"Identifier URI","values":["http://hdl.handle.net/11012/68091"]}]},{"id":"additional","label":"Additional Metadata","entries":[{"key":"dc:description.abstract","label":"Abstract","values":["Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera.","The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores."]},{"key":"dc:title","label":"Title","values":["Implementace 10 GbE technologie použitím zařízení s FPGA modulem"]}]}],"canonical_facts":{"dc:contributor.advisor":["Fujcik, Lukáš"],"dc:creator":["Macko, Peter"],"dc:description.abstract":["Tato práce je zaměřena na implementaci komunikačního protokolu IEEE 802.3 10GBASE-R do vývojového zařízení s FPGA Altera Stratix V a demonstraci jeho funkčnosti pomocí RTL funkční simulace použitím VHDL jazyka, spouštěnou v Mentor ModelSIM. Text práce je rozdělený na dvě části: • První část se věnuje shrnutí potřebné teorie pro implementaci protokolu - ISO/OSI model a protokol IEEE 802.3 Ethernet vycházející z tohoto modelu, konkrétně standard 10GBASE-R. Také popisuje softvérové a hardvérové prostředky použité na realizaci projektu. • Druhá část využívá tuto teorii pro vytvoření 10GBASE-R PHY RTL návrhu a verifikačního prostředí použitím HDL jazyků (VHDL a Verilog) a IP jádra firmy Altera.","The thesis is focused on implementation of the IEEE 802.3 10GBASE-R communication protocol into development kit Terasic DE5-NET with FPGA Altera Stratix V and on demonstration of its functionality via RTL Functional simulation using VHDL Testbench run in Mentor ModelSIM. The text is divided into two sections: • The first section summarizes the theoretical background of the protocol's implementation - the ISO/OSI model and the IEEE 802.3 Ethernet protocol based on this model, specifically its clause 10GBASE-R. It also describes the hardware and software resources used for realisation of the project. • The second section utilises this theory for creation of a 10GBASE-R PHY RTL design and verification suite using HDL languages (VHDL and Verilog) and Altera IP cores."],"dc:identifier.other":["103612"],"dc:identifier.uri":["http://hdl.handle.net/11012/68091"],"dc:language.iso":["en"],"dc:publisher":["Vysoké učení technické v Brně. Fakulta elektrotechniky a komunikačních technologií"],"dc:rights":["Standardní licenční smlouva - přístup k plnému textu bez omezení"],"dc:subject":["10GBASE-R PHY","10Gb Ethernet","FPGA","IEEE 802.3","Altera Stratix V","SDR XGMII","DE5-NET Development Kit","Intel Altera IP","Mentor ModelSIM"],"dc:title":["Implementace 10 GbE technologie použitím zařízení s FPGA modulem"],"dc:type":["Text"],"thesis:institution_name":["Bc."]},"updated_at":"2026-07-24T01:22:37Z"}