Optimisation temporelle de circuits logiques par l'utilisation de tampons

Avec la miniaturisation actuelle, les circuits démontrent de plus en plus l'importance des délais d'interconnexion. Afin de réduire ce délai, l'insertion de tampons doit être effectuée durant la synthèse logique et la synthèse physique. Cette activité d'optimisation est souvent basée sur la programmation dynamique. Dans ce mémoire, la technique branch-and-bound est utilisé et le problème pour le cas spécifique d'arbres de tampons équilibrés est résolu, où toutes les charges ont un temps requis et une capacité identique. Une analyse mathématique est faite pour tenir compte d'une variété de questions de conception telles que la topologie, la bibliothèque de tampons et le changement de phase en présence d'inverseur. En combinant la programmation dynamique et les techniques branch-and-bound, une méthode hybride est présentée qui améliore le temps d'exécution tout en conservant une utilisation de mémoire raisonnable. Les concepts mathématiques et algorithmiques fondamentaux utilisés dans ce mémoire peuvent être employés pour généraliser la méthode proposée pour un ensemble de charges avec des capacités et des temps requis différents.

Name thesis:degree_name

M. Sc. A.

Level thesis:degree_level

Maîtrise

Discipline thesis:degree_discipline

Génie électrique

Grantor dc:publisher

Université de Sherbrooke

Year dc:date.issued

2007

Author dc:creator

• Rabbani, Amir Hossein

Advisor dc:contributor.advisor

• [non identifié]

Language dc:language.iso

en

Handle dc:identifier.uri

https://hdl.handle.net/11143/1408

OAI identifier oai:identifier

oai:usherbrooke.scholaris.ca:11143/1408