Leakage Models for High Level Power Estimation

In heutigen sub-100nm CMOS Systemen sind Leckströme von hoher Bedeutung. Diese können auf Transistorebene langsam aber genau (BSIM oder PSP) und auf der Gatter-Ebene schneller aber unter Vernachlässigung wichtiger Parameter (Liberty) vorhergesagt werden. In dieser Arbeit werden Modelle auf RT Ebene entwickelt, die schneller als bisherige Gatter Modelle aber nahezu so genau wie Transistormodelle sind. Dafür wird eine Modellhierarchie von einfachen Transistorbeschreibungen über Gattermodelle bis hin zu RT Soft Makros entwickelt, in der alle wesentlichen Parameter entweder zur nächsten Ebene durchgereicht (und sind dann bis hin zur Systemebene verfügbar) oder, wo möglich, implizit in die Modelle integriert werden. Diese Modelle sind millionenfach schneller als SPICE aber innerhalb von 3.6% - 6.9% Standardabweichung für eine weite Spanne an Temperaturen, Betriebsspannungen und Prozessvariationen.

Level thesis:degree_level

thesis.doctoral

Grantor dc:publisher

Universität Oldenburg

Year

2009

Author dc:creator

• Helms, Domenik

• Leakage current , macro-model , process variation , ESL power estimation

Repository record source_url

http://oops.uni-oldenburg.de/915

OAI identifier oai:identifier

oai:oops.uni-oldenburg.de:915