COMDES: Simulations- undVerifikationstechiken für den Hardware Entwurf auf Systemebene

COMDES stellt eine Erweiterung heutiger CAD Tools auf Systemebene dar, wie sie für die Entwicklung komplexer Rechnerarchitekturen adäquat und notwendig ist. COMDES integriert verschiedene formale Methoden der Spezifikation, Simulation und Verifikation in einer homogenen Entwicklungsumgebung, welche alle Phasen eines formal korrekten Entwurfs unterstützt. Die Arbeit stellt - ausgehend von einer Systembeschreibung aus Sicht des Designers - die verwandten Technologien dar. Basierend auf dem Kalkül der Petrinetze werden explizite und symbolische Simulations- und Verifikationsszenarien vorgestellt. Die Anwendung der symbolischen Verifikationskomponente von COMDES auf industrielle, VHDL und StateChart basierte Designszenarien, stellt deren Leistungsfähigkeit unter Beweis.

Level thesis:degree_level

thesis.doctoral

Grantor dc:publisher

Universität Oldenburg

Year

1997

Author dc:creator

• Pargmann, Hergen

• [Keine Schlagwörter von Autor/in vergeben.]

Repository record source_url

http://oops.uni-oldenburg.de/442

OAI identifier oai:identifier

oai:oops.uni-oldenburg.de:442