RT-Level power-gating models optimizing dynamic leakage-management

Power-Gating ist die vielversprechendste zur Laufzeit angewandte Technik, um Leckströme in Sub-100nm CMOS Transistoren zu verringern. Ihre Anwendung ist aber mit Zahlreichen Problemen wie Mehrkosten in Fläche und Energie und eine Verlangsamung der Schaltung verbunden. Generell ist eine Vorhersage des Einflusses dieser Technik in frühen Entwurfsphasen schwierig. Das Ziel dieser Arbeit ist die Entwicklung von Modellen für funktionale Komponenten auf RT-Ebene um frühe Entwurfsentscheidungen zu ermöglichen und um die High-Level Synthese für diese zu optimieren. Hauptbestandteile dieser Arbeit sind daher Modelle zur Abschätzung des Energieverbrauchs im aktiven und ausgeschalteten Zustand sowie des Übergangs, optimierende Scheduling-, Bindungs- und Allokations-Verfahren zur Erhöhung der Profitabilität von Power-Gating sowie ein konsistenter Entwurfsfluss von der High-Level Synthese zu nachgelagerten Design Tools. Die Modelle schätzen die Energiereduktion von funktionalen RT-Komponenten auf durchschnittlich 46%. Die optimierte Synthese kann den verbleibenden Energiebedarf um bis zu weitere 43% bzw. um durchschnittlich 19,8% senken.

Level thesis:degree_level

thesis.doctoral

Grantor dc:publisher

Universität Oldenburg

Year

2012

Author dc:creator

• Rosinger, Sven

• [Keine Schlagwörter von Autor/in vergeben.]

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http://oops.uni-oldenburg.de/1393

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