Entwicklung, Simulation und formale Verifikation eines optimierten DSP-Kerns

Diese Diplomarbeit beschäftigt sich mit der Entwicklung eines digitalen Signalprozessorkerns, der als Referenz-Design für durchzuführende Tests eines neu entwickelten Synthesewerkzeugs dienen soll. Da man mit diesem Werkzeug das Ziel verfolgt, ausgehend von Eigenschaftsbeschreibungssätzen Hardware-Beschreibungen von Modulen (so genannte Cando-Objekte) in VHDL zu erzeugen, sollte eine erfolgreiche Generierung das Austauschen von Modulen des Referenz-Designs durch entsprechende Cando-Objekte bei gleichbleibendem Verhalten ermöglichen. Bedingungen für ein Referenz-Design ist daher neben architekturellen Merkmalen nach einem derzeitigen industriellem Stand der Technik und hinreichender Komplexität zur Untersuchung<br/>des Werkzeugs hinsichtlich einer Tauglichkeit für industrielle Designs ein odularer Aufbau. Das entwickelte und vorgestellte DSP-Design kann diese geforderten Bedingungen erfüllen.<br/>Die Ausarbeitung präsentiert zunächst die entwickelte Befehlssatzarchitektur in Hinblick auf FIR- und FFT-Algorithmen als Zielapplikationen für den DSP-Kern.Weiterhin wird nach einer detaillierten Erläuterung des DSP-Aufbaus, der aus einer Hauptund einer MAC-Pipeline besteht, auf die Verikation des Designs durch Einsatz von Simulation und formaler Verikation eingegangen. Abschlieÿend erfolgt nach einer Zusammenfassung der erreichten Ziele ein Ausblick hinsichtlich weiterer Möglichkeiten zur Optimierung des DSP-Kerns in Bezug auf Geschwindigkeit und Leistung.

Name dc:type.qualificationname

Master of Science

Level dc:type.qualificationlevel

Master's Thesis

Year dc:date.issued

2007

Author dc:creator

• Gebhardt, Pierre

• digital signal processing core
• formal verification
• design
• simulation
• concept

Language dc:language

deu

Identifier

oai:kclpure.kcl.ac.uk:studenttheses/f4ec9d4b-43c2-41e3-a93f-3e9ce9b175d1

OAI identifier oai:identifier

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