Progettazione di circuiti analogici CMOS per applicazioni a bassissimo consumo di corrente e a bassissima tensione

I moderni sistemi su chip (SoC) contengono sempre più funzionalità che devono essere più intelligenti che mai, portando alla rapida crescita di sistemi a basso consumo di potenza come dispositivi elettronici medici portatili e indossabili, smartphone, sistemi intelligenti wireless, reti di sensori wireless, dispositivi indossabili di monitoraggio sanitario e così via. Naturalmente, a causa del limitato accumulo di energia delle batterie primarie o secondarie, le tecniche di progettazione a basso consumo sono obbligatorie per ridurre significativamente il consumo di potenza. Tuttavia, la progettazione di circuiti integrati analogici e a segnale misto a bassissima tensione e bassissima corrente, soprattutto nella tecnologia su scala nanometrica, rappresenta una sfida importante. In questa tesi di dottorato, sono state analizzate le limitazioni del funzionamento a basso consumo di potenza nella progettazione analogica insieme alle tecniche di progettazione analogica a bassa tensione e bassa corrente più ampiamente utilizzate per superare queste restrizioni. Dopo questa descrizione preliminare, sono stati progettati due fondamentali blocchi circuitali analogici CMOS in condizioni di bassissima tensione di alimentazione e basso consumo di potenza: (1) Riferimenti di tensione e (2) Amplificatori Operazionali a Transconduttanza (OTA). È stata effettuata un'analisi accurata di queste topologie circuitali, validata anche da esaustive simulazioni a livello schematico e di post-layout e da risultati sperimentali. È stato effettuato anche un confronto con lo stato dell'arte per valutare gli obiettivi raggiunti da questa ricerca rispetto alla letteratura. Nello specifico le soluzioni proposte vengono brevemente descritte di seguito. È stata proposta, progettata e misurata una prima soluzione di riferimento di tensione di nano-potenza senza resistenze CMOS da 160-nm con strategia di trimming. La soluzione è l'unica in letteratura in grado di coprire sia il più ampio range di tensione di alimentazione che di temperatura, rispettivamente da 1.2 a 5 V e da –40 a 125 °C. È stata misurata una tensione di riferimento di 348 mV con un consumo di corrente di soli 25 nA. La soluzione è inoltre caratterizzata da un ridotto valore di Line Sensitivity (LS) pari a 0.14 %/V con una variazione della tensione di riferimento pari a 1.81 mV. Il riferimento di tensione CMOS a basso consumo di potenza senza resistenze da 160 nm con strategia di trimming di cui sopra è stato inoltre collegato in cascata ad un buffer di uscita in tensione a basso consumo di potenza. Il buffer proposto è stato espressamente progettato per completare il riferimento di tensione di riferimento a bassa corrente con l'obiettivo principale di preservare le prestazioni chiave. I risultati sperimentali forniscono la conferma che la tensione di riferimento e la LS sono preservati e mantenuti rispettivamente pari a 348 mV e 0.14%/V, anche con l'aggiunta del buffer. La corrente di alimentazione totale è di 45 nA mentre il range della tensione di alimentazione va da 1.2 a 5 V. È stata proposta, progettata e misurata una seconda soluzione di riferimento di tensione CMOS senza resistenze in tecnologia da 28 nm con compensazione delle variazioni di processo per applicazioni biomediche. La principale novità della topologia proposta risiede nella strategia di trimming del carico attivo che consente di ridurre di un fattore 10 la variazione della tensione di riferimento al variare delle variazioni di processo rispetto alla stessa topologia di riferimento senza trimming. È stato inoltre proposto e progettato un bulk-driven rail-to-rail Amplificatore Operazionale a Transconduttanza (OTA) operante in sottosoglia a 0.4 V che pilota un carico nel range da 50 pF-400 pF utilizzando una tecnologia CMOS da 65 nm. L'adozione della bassa alimentazione di 0.4 V insieme al consumo di corrente di 1.58 μA dà luogo ad un consumo energetico limitato che è uno dei vantaggi dell'OTA proposto. La combinazione di basso consumo di potenza e prestazioni complessivamente buone per piccolo segnale danno origine alla migliore FoMS (Figura di Merito) allo stato dell'arte. Inoltre, le prestazioni di largo segnale sono state confrontate tramite FoML, fornendo uno dei migliori risultati. Per concludere il lavoro di ricerca, è stato proposto un super-classe AB OTA a quattro stadi in tecnologia CMOS da 65-nm. La soluzione si basa su una topologia modulare in cui è possibile collegare in cascata ulteriori stadi di guadagno basati sulla stessa struttura per aumentare il guadagno DC e senza richiedere una compensazione in frequenza esplicita (è stabile attraverso il condensatore di carico). L'architettura proposta consente di aumentare il guadagno DC da 58 dB a 88 dB sfruttando una configurazione a 2 e 4 stadi. Quest'ultimo valore di guadagno DC, insieme all'alimentazione di 0.4 V e al consumo di corrente di 3.75 nA, rappresentano uno dei migliori risultati ottenuti. Infatti, le prestazioni di piccolo segnale (in termini di FoMS) sono le migliori allo stato dell'arte.

Grantor dc:publisher

Università degli studi di Catania

Year dc:date

2023

Author dc:creator

• VENEZIA, CHIARA

Contributors dc:contributor

• PENNISI, Salvatore

• CMOS, Voltage References, Operational Transconductance Amplifier, Ultra-low power, Ultra-low voltage, Ultra-low current, Nanoscaled technology, Nanoamper, Analog circuit design
• CMOS, Riferimenti di tensione, Amplificatori Operazionali a transconduttanza, Basso consumo di potenza, Bassa tensione di alimentazione, Basso consumo di corrente, Tecnologie nanometriche, Nanoamper, Progettazione analogica

Statement dc:rights

• info:eu-repo/semantics/openAccess
• license:PUBBLICO - Pubblico con Copyright
• license uri:iris.PUB02

Language dc:language

ita

Handle dc:identifier

https://hdl.handle.net/20.500.11769/583614

OAI identifier oai:identifier

oai:www.iris.unict.it:20.500.11769/583614