Étude de faisabilité d'une méthodologie de test exploitant le test par le courant IDDQ, et l'intéraction d'autres méthodes de test de diagnostic

Cette thèse porte globalement sur l'élaboration d'une méthodologie permettant d'améliorer le test des circuits intégrés (CI), et ce, en utilisant des concepts propres au diagnostic et en se basant sur l'interacfion des méthodes de test existantes. Le premier objectif de cette thèse est la généralisation plus poussée de la méthode de diagnostic basée sur les signatures probabilistes du courant AIDDQ, et ce, à plusieurs niveaux. D'une part, nous avons développé plusieurs modèles de pannes de courts-circuits incluant la totalité des types de portes logiques de la technologie CMOS 0.35|xm. D'autre part, nous avons amélioré la technique de réduction des sites physiques de courts-circuits; nous parlons de celle basée sur les résultats des sorties erronées du circuit sous test obtenus à l'aide de son émulation (ou son test). Cette technique supportait des circuits purement combinatoires. L'améliorafion apportée permet maintenant d'ufiliser cette technique sur des circuits séquentiels. Nous avons également présenté les derniers résultats de réduction des sites de court-circuit, et ce. en se basant sur les signatures AIDDQ, les capacités parasites de routage extraites du dessin des masques et les erreurs logiques observées à la sortie du circuit, et ce, pour les technologies 0.35|a.m et 90nm. La combinaison de ces trois techniques réduit significativement le nombre de sites de courts-circuits à considérer dans le diagnostic. Les résultats de simulation confirment que le nombre de sites de court-circuit est réduit de O(N') à 0(N), où N est le nombre de noeuds dans le circuit. Du coté de l'outil logiciel permettant l'émulation de la méthode de diagnostic proposée, nous avons complété sa conception, et nous avons défini les conditions permettant son utilisation dans un environnement de test en temps réel. Le deuxième objectif de cette thèse est l'introduction d'une nouvelle stratégie d'optimisation pour le test adaptatif de haute qualité. La stratégie proposée permet dans un premier temps de couvrir les pannes qui habituellement ne causent pas une consommation anormale du courant IDDQ avec le minimum de vecteurs possibles qui sont appliqués à tous les circuits; et dans un deuxième temps, propose deux pistes de traitement pour les pannes qui habituellement causent une élévation du courant IDDQ- Le traitement a priori (prévision) est basé sur l'ajout d'autres vecteurs de test pour couvrir les sites non couverts par les tests logiques ou de délais. Le traitement a posteriori (guérison) est basé sur un diagnostic rapide sur les sites non couverts. Nous faisons appel à la méthode de diagnostic proposée avec quelques modifications. Ce traitement correspond à une stratégie d'optimisation visant à n'appliquer les vecteurs supplémentaires que sur les CI montrant des symptômes particuliers.

Level thesis:degree_level

phd

Grantor dc:publisher

École de technologie supérieure

Year dc:date

2008

Author dc:creator

• Hariri, Yassine

• adaptatif, circuit, courant, diagnostic, faisabilite, haut, integre, interaction, methodologie, optimisation, probabiliste, qualite, signature, test, validation

Language dc:language

fr

Identifier

INSERT-YOUR-LIBRARY-ID-HERE113

OAI record oai:identifier

https://espace.etsmtl.ca/cgi/oai2?verb=GetRecord&metadataPrefix=oai_etdms&identifier=oai%3Aespace.etsmtl.ca%3A113